Design and development of a recongurable cryptographic co-processor

• Main Author: Fronte, Daniele
• Language: ENG
• Published: Université de Provence - Aix-Marseille I 2008
• Subjects: [SPI:NANO] Engineering Sciences/Micro and nanotechnologies/Microelectronics; Cryptograpghie; Cartes à puce; Microélectronique; Architectures de processeurs reconfigurables
• Online Access: http://tel.archives-ouvertes.fr/tel-00364723; http://tel.archives-ouvertes.fr/docs/00/36/47/23/PDF/Daniele_Fronte_PhDThesis_publique.pdf; http://tel.archives-ouvertes.fr/docs/00/36/47/23/ANNEX/Daniele_Fronte_Soutenance_these_publique.pps

Les circuits à haut technologie d'aujourd'hui requièrent toujours plus de services et de sécurité. Le marché correspondant est orienté vers de la reconfigurabilité. Dans cette thèse je propose une nouvelle solution de coprocesseur cryptographique multi-algorithmes, appelé Celator. Celator est capable de crypter et décrypter des blocs de données en utilisant des algorithmes cryptographiques à clé symétrique tel que l'Advanced Encryption Standard (AES) ou le Data Encryption Standard (DES). De plus, Celator permet de hacher des données en utilisant le Secure Hash Algorithm (SHA). Ces algorithmes sont implémentés de façon matérielle ou logicielle dans les produits sécurisés. Celator appartient à la classe des implémentations matérielles flexibles, et permet à son utilisateur, sous certaines conditions, d'exécuter des algorithmes cryptographiques standards ou propriétaires.<br /><br />L'architecture de Celator est basée sur un réseau systolique de 4x4 Processing Elements, nommé réseau de PE, commandé par un Contrôleur réalisé avec une Machine d'États Finis (FSM) et une mémoire locale.<br /><br />Cette thèse présente l'architecture de Celator, ainsi que les opérations de base nécessaires pour qu'il exécute AES, DES et SHA. Les performances de Celator sont également présentées, et comparées à celles d'autres circuits sécurisés.