| Summary: | Made available in DSpace on 2014-06-12T15:58:17Z (GMT). No. of bitstreams: 2
arquivo3360_1.pdf: 1861373 bytes, checksum: da4095d44ee2bf2199c241b47e6516e9 (MD5)
license.txt: 1748 bytes, checksum: 8a4605be74aa9ea9d79846c1fba20a33 (MD5)
Previous issue date: 2010 === Com o advento de novas tecnologias de fabricação, a complexidade e a capacidade de
processamento dos sistemas microeletrônicos tornaram-se cada vez maiores. Contudo devido
às tendências de mercado atuais, dispositivos portáteis, alimentados à bateria, estão sendo
cada vez mais procurados, de modo que uma demanda de produtos que tenham uma maior
capacidade de prolongar a vida útil das baterias vem crescendo.
Recentemente, a redução do tamanho do transistor propiciou uma mudança no
comportamento das componentes de energia em transistores CMOS. A componente estática
que antigamente era praticamente desprezada tem aumentado exponencialmente com
alterações não proporcionais, tais como diminuição do canal e redução de tensão de
alimentação dos circuitos. Atualmente, esta componente estática representa uma fração
significante da potência total consumida em circuitos com tecnologias de fabricação abaixo de
90 nm, podendo passar de 50% da potência total. Este consumo torna-se cada vez mais
expressivo à medida que as tensões de alimentação dos circuitos são reduzidas, devido à
necessidade de se minimizar a tensão de threshold para manter o desempenho dos circuitos.
O algoritmo desenvolvido para a redução de potência estática em circuitos integrados
digitais pode ser inserido no fluxo de desenvolvimento, sem causar penalidades ao mesmo. Na
abordagem proposta, baseada na técnica Dual-Threshold, parte das células do circuito é
substituída por células com tensão de threshold mais alta sem que haja inserção de violações
de tempo no circuito. A troca de cada célula é definida a partir de estimativas do
comportamento do circuito caso a célula seja trocada, antes que ela seja de fato substituída.
Ao contrário de abordagens baseadas em caminhos, a característica de não haver trocas a cada
análise das células do circuito, permite uma redução significativa no tempo de execução do
algoritmo. Os resultados obtidos, que apresentaram uma redução de potência estática de até
39%, resultaram da execução do algoritmo utilizando circuitos do benchmark ISCAS85
|
|---|
