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Previous issue date: 2006 === Atualmente, os dispositivos eletrônicos digitais programáveis vêm trazendo grandes avanços quando na
prototipação e na implementação de sistemas embarcados, especialmente aqueles que apresentam algum
tipo de computação embarcada. Estes dispositivos são largamente utilizados em áreas como
telecomunicações, redes de computadores, tratamento de sinais, controle, etc. Particularmente,
dispositivos lógicos programáveis como os FPGAs (Field Programmable Gate Arrays) têm apresentado
vantagens especiais por apresentarem características e recursos computacionais implementadas em
hardware, em sua reconfiguração. Esta característica permite que este tipo de dispositivo possa ser
reprogramado total ou parcialmente de acordo com a demanda do projeto, através de núcleos de
hardware previamente sintetizado e armazenado em bibliotecas de componentes.
O principal problema a ser abordado neste trabalho diz respeito à necessidade de ferramentas
adequadas para análise e síntese de aplicações com características de tempo real em hardware
reconfigurável. Estas aplicações, que no contexto deste trabalho, são implementadas em hardware,
necessitam ter suas tarefas adequadamente escalonadas ao longo do tempo, de acordo com os requisitos
temporais impostos pela aplicação. A forma como esta distribuição de tarefas é feita pode degradar o
desempenho do sistema ou fazer com que não seja possível garantir que todos os requisitos da aplicação
sejam atendidos.
O objetivo desta Tese é portanto, propor um novo método de escalonamento de tarefas para
aplicações em tempo real em arquiteturas parcial e dinamicamente reconfiguráveis baseadas em FPGAs.
A metodologia proposta, usa como linguagem interna para representação e modelagem de sistemas, redes
de Petri temporizadas. Para tal, considera-se inicialmente as especificações temporais da aplicação como
um todo e particularmente de cada tarefa que compõe a aplicação, a interdependência de dados entre estas
tarefas e a arquitetura onde será implementada a aplicação.
Nesta tese é apresentado o estado da arte em projetos com FPGAs, bem como uma revisão dos
métodos de escalonamento de tarefas que podem ser implementados em sistemas baseados nestes
dispositivos. As principais contribuições desta tese referem-se a geração de um conjunto de
escalonamentos que atendam as especificções de precedencia e de tempo da aplicação e a seleção de um
escalonamento em particular que apresente o melhor desempenho temporal do conjunto gerado para
implementação em FPGA. De acordo com estes levantamentos e juntamente com os resultados obtidos,
conclui-se que a metodologia desenvolvida representa uma efetiva contribuição ao projeto de sistemas
dinamicamente reconfiguráveis. Exemplos são discutidos como forma de demonstrar a metodologia
sugerida bem como, suas vantagens e limitações
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