Modelos em linguagem VHDL para equipamentos da hierarquia digital sincrona

Modelos em linguagem VHDL para equipamentos da hierarquia digital sincrona

Orientador: Rege Romeu Scarabucci === Dissertação (mestrado) - Universidade Estadual de Campinas, Faculdade de Engenharia Eletrica === Made available in DSpace on 2018-07-18T13:58:04Z (GMT). No. of bitstreams: 1 Macedo_AleandroSoares_M.pdf: 13418102 bytes, checksum: 51775fc963f07392139034e3debdde87...

Full description

Bibliographic Details
Main Author: Macedo, Aleandro Soares
Other Authors: UNIVERSIDADE ESTADUAL DE CAMPINAS
Format: Others
Language:Portuguese
Published: [s.n.] 1993
Subjects:
Multiplexação
Circuitos lógicos
Online Access:MACEDO, Aleandro Soares. Modelos em linguagem VHDL para equipamentos da hierarquia digital sincrona. 1993. 264 f. Dissertação (mestrado) - Universidade Estadual de Campinas, Faculdade de Engenharia Eletrica, Campinas, SP. Disponível em: <http://www.repositorio.unicamp.br/handle/REPOSIP/259771>. Acesso em: 18 jul. 2018.
http://repositorio.unicamp.br/jspui/handle/REPOSIP/259771

Internet

MACEDO, Aleandro Soares. Modelos em linguagem VHDL para equipamentos da hierarquia digital sincrona. 1993. 264 f. Dissertação (mestrado) - Universidade Estadual de Campinas, Faculdade de Engenharia Eletrica, Campinas, SP. Disponível em: <http://www.repositorio.unicamp.br/handle/REPOSIP/259771>. Acesso em: 18 jul. 2018.
http://repositorio.unicamp.br/jspui/handle/REPOSIP/259771

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