Redução de "jitter" de justificação na hierarquia digital sincrona
Orientador : Rege Romeu Scarabucci === Dissertação (mestrado) - Universidade Estadual de Campinas, Faculdade de Engenharia Eletrica === Made available in DSpace on 2018-07-18T08:54:07Z (GMT). No. of bitstreams: 1 Fudoli_TaniaReginaTronco_M.pdf: 7393732 bytes, checksum: 998040acdd2f6b617d9e2cc0903c00...
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ndltd-IBICT-oai-repositorio.unicamp.br-REPOSIP-2615892019-01-21T20:19:47Z Redução de "jitter" de justificação na hierarquia digital sincrona Fudoli, Tania Regina Tronco UNIVERSIDADE ESTADUAL DE CAMPINAS Scarabucci, Rege Romeu, 1937- Comunicações digitais Multiplexação Telecomunicações Orientador : Rege Romeu Scarabucci Dissertação (mestrado) - Universidade Estadual de Campinas, Faculdade de Engenharia Eletrica Made available in DSpace on 2018-07-18T08:54:07Z (GMT). No. of bitstreams: 1 Fudoli_TaniaReginaTronco_M.pdf: 7393732 bytes, checksum: 998040acdd2f6b617d9e2cc0903c00c8 (MD5) Previous issue date: 1992 Resumo: A evolução das redes de comunicações digitais fez surgir novos tipos de multiplexadores que são otimizados para o transporte de sinais de dados s{ncronos. A padronização destes novos tipos de multiplexadores vem sendo feita pelo CCITT ("Intemational Telegraph and Telephone Consultative Committee"), através da Hierarquia Digital Síncrona (HDS). Com o desenvolvimento dos multiplexadores da HDS surgiu a necessidade de analisar as principais fontes de "jitter" nessa hierarquia. Também tomou-se necessário desenvolver métodos de redução de "jitter". O processo de justificação de bit e justificação de byte utilizado na HDS introduz "jitter" de baixa freqüência - "jitter" de justificação -, que pode afetar o sinal recuperado após a operação de demultiplexagem. Este trabalho analisa a origem do "jitter" de justificação na HDS e os métodos existentes para redução desse "jitter", sendo que um novo método é sugerido. Além disso, são descritos os princípios básicos da multiplexagem síncrona Abstract: Not informed. Mestrado Mestre em Engenharia Elétrica 1992 2018-07-18T08:54:07Z 2018-07-18T08:54:07Z 1992-12-29T00:00:00Z info:eu-repo/semantics/publishedVersion info:eu-repo/semantics/masterThesis (Broch.) FUDOLI, Tania Regina Tronco. Redução de "jitter" de justificação na hierarquia digital sincrona. 1992. 167f. Dissertação (mestrado) - Universidade Estadual de Campinas, Faculdade de Engenharia Eletrica, Campinas, SP. Disponível em: <http://www.repositorio.unicamp.br/handle/REPOSIP/261589>. Acesso em: 18 jul. 2018. http://repositorio.unicamp.br/jspui/handle/REPOSIP/261589 por (Publicação FEE) info:eu-repo/semantics/openAccess 167f. : il. application/pdf [s.n.] Universidade Estadual de Campinas. Faculdade de Engenharia Elétrica Programa de Pós-Graduação em Engenharia Elétrica reponame:Repositório Institucional da Unicamp instname:Universidade Estadual de Campinas instacron:UNICAMP |
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Previous issue date: 1992 === Resumo: A evolução das redes de comunicações digitais fez surgir novos tipos de multiplexadores que são otimizados para o transporte de sinais de dados s{ncronos. A padronização destes novos tipos de multiplexadores vem sendo feita pelo CCITT ("Intemational Telegraph and Telephone Consultative Committee"), através da Hierarquia Digital Síncrona
(HDS). Com o desenvolvimento dos multiplexadores da HDS surgiu a necessidade de analisar as principais fontes de "jitter" nessa hierarquia. Também tomou-se necessário desenvolver métodos de redução de "jitter". O processo de justificação de bit e justificação de byte utilizado na HDS introduz "jitter" de baixa freqüência - "jitter" de justificação -, que pode afetar o sinal recuperado após a operação de demultiplexagem. Este trabalho analisa a origem do "jitter" de justificação na HDS e os métodos existentes para redução desse "jitter", sendo que um novo método é sugerido. Além disso, são descritos os princípios básicos da multiplexagem síncrona === Abstract: Not informed. === Mestrado === Mestre em Engenharia Elétrica |
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