A study on hierarchical register file for loop scheduling in VLIW architecture

• Main Authors: YANG,WEN-XIN, 楊文新
• Other Authors: XU,HONG-YANG
• Format: Others
• Language: zh-TW
• Published: 1991
• Online Access: http://ndltd.ncl.edu.tw/handle/00264841206052917346

碩士 === 逢甲大學 === 資訊工程研究所 === 78 === RISC架構為近年來電腦架構設計的主要趨勢，透過縮短週期時間和簡化導管控制邏輯 ，並由編譯器提供最佳化技巧，達到良好的成本／效益比值。隨著大量處理能力要求 的提升，RISC面臨提高執行率的瓶頸。於是RISC架構將擴展為平行架構，以提高效能 。VLIW電腦架構即為一種單一指令流、多功能單元的平行電腦架構。其特徵為一長指 令包含最大可以平行處理的所有運算，並且編譯器以整體壓擠 (global compaction) 技術進行指令排程。 迴路型態指令出現的頻率，在所有指令中並不算太高，但其佔執行時間的比例卻偏高 。因此本文研究的動機為於VLIW架構下建立DO迴路排程，以追求更好的執行效率。採 取軟體導管式作業模型，將迴路體重覆執行時屬於不同疊代(iteration) 的指令，加 以重疊並按照架構之功能單元規格壓擠成長指令。 建立導管式DO迴路排程時，必須考慮暫存器使用衝突的問題。本文以一混合解決方式 (mixed solution)進行，提出一個階層式暫存器結構，除了每個功能單元各自擁有之 區域暫存器外，尚包括共用之整體暫存器、條件碼暫存器和疊代控制暫存器；提供給 硬體達成的迴路控制於執行迴路時使用，解決暫存器使用衝突的問題。並且在迴路排 程時以兩階段暫存器配置進行，簡化排程程序的複雜度。所建立的排程程序除了含有 條件判斷指令及循環關係的迴路外，並擴展至展開迴路體(loop unrolling)方式的處 理。 評估迴路排程的效能，選取的參數有執行時間加速，以及暫存器配置數量節省的情形 。平均可獲得的執行時間加速為2.67倍，以及節省20％的暫存器使用量。而於展開迴 路體進行排程時，其效能仍可維持。此優於軌跡排程方法所獲得之數據，並且有助於 處理迴路執行次數較少和迴路體較短的情形，以及降低迴路控制的負荷。