A design of demultiplexer for MPEG video decoder
碩士 === 國立交通大學 === 電子研究所 === 80 === MPEG是由國際標準組織(ISO) 所開發，為傳輸率在1.5Mbit/s 左右之數位儲存媒介 上的視頻信號及相關音頻信號所制定之壓縮編碼標準。 在本論文中，針對MPEG視頻信號解碼的需求，我們設計了一個解多工器。它的架構 是以一個平行式變動長度解碼器(Parallel Structured Variable-Length Decoder ) 為基礎...
| Main Authors: | , |
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| Other Authors: | |
| Format: | Others |
| Language: | zh-TW |
| Published: |
1992
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| Online Access: | http://ndltd.ncl.edu.tw/handle/70063910671301583717 |
| Summary: | 碩士 === 國立交通大學 === 電子研究所 === 80 === MPEG是由國際標準組織(ISO) 所開發，為傳輸率在1.5Mbit/s 左右之數位儲存媒介
上的視頻信號及相關音頻信號所制定之壓縮編碼標準。
在本論文中，針對MPEG視頻信號解碼的需求，我們設計了一個解多工器。它的架構
是以一個平行式變動長度解碼器(Parallel Structured Variable-Length Decoder
) 為基礎；這種架構能在一個時鐘週期內解任何長度的字碼。根據MPEG的文法規格
，我們為解多工器的控制單元建立一個有限狀態機模型 (Finite State Machine
Model)，設計每一個狀態的控制信號流程，並以可程式邏輯陣列(PLA) 或隨機邏輯
(Random Logic)實現控制流程。針對一個特殊而又最常用的碼書，我們設計了一個
管線式變動長度解碼法(Pipelined Variable-Length Decoding Scheme) ，可以把
碼書減少，而不影響解碼的效率。系統的最長路徑(Critical Path) 以及硬體實現
上的一些選擇也在論文中探討。整個設計已經用Verilog 硬體描述語言(Hardware
Description Language) 驗證其功能。
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