Mémoires embarquées non volatiles à grille flottante : challenges technologiques et physiques pour l’augmentation des performances vers le noeud 28nm

• Main Author: Dobri, Adam
• Other Authors: Grenoble Alpes
• Language: fr
• Published: 2017
• Subjects: Mémoires Flash; Intégration dielectric haute permitivité; Autoalignment des canaux isolants; Flash memory; High-K dielectric integration; Self-Aligned shallow trench isolation; 600
• Online Access: http://www.theses.fr/2017GREAT030/document

Les mémoires flash sont intégrées dans presque tous les aspects de la vie moderne car leurs uns et zéros représentent les données stockées sur les cartes à puce et dans les capteurs qui nous entourent. Dans les mémoires flash à grille flottante ces données sont représentées par la quantité de charge stockée sur une grille en poly-Si, isolée par un oxyde tunnel et un diélectrique entre grilles (IGD). Au fur et à mesure que les chercheurs et les ingénieurs de l'industrie microélectronique poussent continuellement les limites de mise à l'échelle, la capacité des dispositifs à contenir leurs informations risque de devenir compromise. Même la perte d'un électron par jour est trop élevée et entraînerait l'absence de conservation des données pendant dix ans. Étant trop faibles, les courants de fuite sont impossible à mesurer directement. Cette thèse présente une nouvelle méthode, la séparation du stress aux oxydes (OSS), pour mesurer ces courants en suivant les changements de la tension de seuil de la cellule flash. La nouveauté de la technique est que les conditions de polarisation sont sélectionnées afin que le stress se produise entièrement dans l'IGD, permettant la reconstruction d'une courbe IV de l'IGD à des tensions faibles. Cette thèse décrit également les changements de processus nécessaires pour intégrer la première mémoire flash embarquée de 40 nm basée sur un IGD d'alumine, en remplacement du SiO2/ Si3N4/SiO2 standard. L'intérêt pour les matériaux high-k vient de la motivation de créer un IGD qui est électriquement mince pour augmenter le couplage tout en étant physiquement épais pour bloquer le transport de charge. Comme la flash intégrée au noeud de 40 nm se rapproche de la production, l'approche à prendre dans les nœuds futurs doit également être discutée. Cela fournit la motivation pour le chapitre final de la thèse qui traite de la co-intégration des différents IGD avec des dispositifs logiques ayant les gilles « high-k metal » nécessaires à 28 nm et au-delà. === Flash memory circuits are embedded in almost every aspect of modern life as their ones and zeros represent the data that is stored on smart cards and in the sensors around us. In floating gate flash memories this data is represented by the amount of charge stored on a poly-Si gate, isolated by a tunneling oxide and an Inter Gate Dielectric (IGD). As the microelectronics industry’s researchers and engineering continuously push the scaling limits, the ability of the devices to hold their information may become compromised. Even the loss of one electron per day is too much and would result in the failure to retain the data for ten years. At such low current densities, the direct measurement of the leakage current is impossible. This thesis presents a new way, Oxide Stress Separation, to measure these currents by following the changes in the threshold voltage of the flash cell. The novelty of the technique is that the biasing conditions are selected such that the stress occurs entirely in the IGD, allowing for the reconstruction of an IV curve of the IGD at low biases. This thesis also describes the process changes necessary to integrate the world’s first 40 nm embedded flash based on an alumina IGD, in replacement of the standard SiO2/Si3N4/SiO2. The interest in high-k materials comes from the motivation to make an IGD that is electrically thin to increase coupling while being physically thick to block charge transport. As embedded flash at the 40 nm node nears production, the approach to be taken in future nodes must also be discussed. This provides the motivation for the final chapter of the thesis which discusses the co-integration of the different IGDs with logic devices having the high-k metal gates necessary at 28 nm and beyond.