Exploration implicite et explicite de l'espace d'´etats atteignables de circuits logiques Esterel

Exploration implicite et explicite de l'espace d'´etats atteignables de circuits logiques Esterel

Cette thèse traite des approches implicites et explicites, ainsi que de leur convergence, de l'exploration d'espace d'états atteignables de circuits logiques provenant de programmes réactifs synchrones écrits en Esterel, ECL ou SyncCharts. Nos travaux visent à réduire les coûts de ces...

Full description

Bibliographic Details
Main Author: BRES, Yannis
Language:FRE
Published: Université de Nice Sophia-Antipolis 2002
Subjects:
[INFO:INFO_OH] Computer Science/Other
calcul d'espace d'états atteignables
Diagrammes de Décisions Binaires
BDDs
circuits
programmes réactifs synchrones
vérification formelle
automates explicites
Online Access:http://tel.archives-ouvertes.fr/tel-00003600
http://tel.archives-ouvertes.fr/docs/00/04/56/77/PDF/tel-00003600.pdf
http://tel.archives-ouvertes.fr/docs/00/04/56/77/ANNEX/tel-00003600.ppt

Internet

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http://tel.archives-ouvertes.fr/docs/00/04/56/77/PDF/tel-00003600.pdf
http://tel.archives-ouvertes.fr/docs/00/04/56/77/ANNEX/tel-00003600.ppt

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