Protecting digital circuits against hold time violations due to process variations
Com o desenvolvimento da tecnologia CMOS, os circuitos estão ficando cada vez mais sujeitos a variabilidade no processo de fabricação. Variações estatísticas de processo são um ponto crítico para estratégias de projeto de circuitos para garantir um yield alto em tecnologias sub-100nm. Neste trabalho...
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| Other Authors: | |
| Format: | Others |
| Language: | English |
| Published: |
2008
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| Subjects: | |
| Online Access: | http://hdl.handle.net/10183/12924 |