Checagem de equivalência de sequências de estados de projetos digitais em RTL com modelos de referência em alto nível e de protocolo de comunicação.

A verificação funcional é o conjunto de tarefas destinado a descobrir erros gerados durante o projeto de circuitos integrados, e representa um importante desafio ao influenciar fortemente a eficiência do ciclo inteiro de produção. Estima-se que até 80% dos custos totais de projeto são devidos à...

Full description

Bibliographic Details
Main Author: Carlos Iván Castro Márquez
Other Authors: Jiang Chau Wang
Language:Portuguese
Published: Universidade de São Paulo 2014
Subjects:
Online Access:http://www.teses.usp.br/teses/disponiveis/3/3140/tde-23122014-155143/