PLA folding by simulated annealing
碩士 === 中原大學 === 電子工程研究所 === 77 === PLA （可程式化邏輯陣列）是超大型積體電路設計中的一種重要的佈圖結構方式，它 可以降低開發成本，縮短設計的時間。但是，用PLA 設計的積體電路非常浪費晶片的 面積，因此PLA摺疊（Folding）的方法被提出來，用以提高晶片面積的使用率。所謂 PLA 摺疊，是重新安排行及列的相對次序，使得兩條或多條之輸入或輸出線，摺疊成 一行以減小晶片面積。然而...
| Main Authors: | , |
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| Other Authors: | |
| Format: | Others |
| Language: | zh-TW |
| Published: |
1989
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| Online Access: | http://ndltd.ncl.edu.tw/handle/99261238520267113846 |