RISC/B雛型處理機之測試與製作

• Main Authors: CHEN,SHI-SONG, 陳石松
• Other Authors: XU,HONG-YANG
• Format: Others
• Language: zh-TW
• Published: 1990
• Online Access: http://ndltd.ncl.edu.tw/handle/23712784073910207496

碩士 === 逢甲大學 === 資訊工程研究所 === 78 === RISC/B為適用於高性能工作站而設計的32位元RISC型式處理機。對RISC/B的指令集， 導管式(pipeline)作業，多重重疊暫存器組(MRS) 以及分離式隱藏記憶體本所過去已 經作了詳細的研究，並利用ISPS在VAX-780 上進行模擬，得到很好的結果。為了對這 些研究成果做比較實際的驗證，我們進行雛型機之製作。 本文中將對RISC/B雛型機電路設計、製作與測試，作詳細的說明，並達成下列之目標 ： (1) 設計可測試之RISC/B電路。 (2) 實際製作出RISC/B之雛型機。 此一雛型機，根據RISC/B之微架構，對指令集在導管式作業中所需的控制信號，作詳 細的分析、收集並整理出各功能方塊，在不同時候所需之信號，接著在本所發展出來 的LOGICAL 模擬器系統上，進行邏輯行為及時序(timing)之模擬測試，以找出設計上 有關邏輯方面的錯誤。然後進行詳細的電路設計，此一電路再到Valid 公司出品的Sc ald 模擬系統上做晶片層次(chip-level)的電路模擬，以確定電路之正確性。 經過模擬後沒有錯誤的電路圖就可進入實際製作階段。所設計出來的電路比較複雜， 所以就將電路分成7 部份放在不同之PCB 上。而各PCB 共通之信號均給予統一之定義 接著對每一PCB 進行靜態測試，即檢查各電路單板上每一個功能區塊、乃至於每一條 資料路徑及每一條微指令的控制路徑是否皆工作正常。 在RISC/B雛型機測試的初期，所測試的程式都是利用人工所編譯出來的，為了得到較 完整的成果，因此我們在最後作整合測試時，將要測試之程式以C 語言來編寫，經由 編譯器轉換成RISC/B的組合語言，然後做最佳化的調整。最後轉換成RISC/B雛型機所 能接受的機器碼，載入到RISC/B雛型機的指令記憶體及資料記憶體中，交由雛型機開 始執行，以驗證RISC/B之設計與最佳化C 編譯器間的配合。我們已能令人滿意地將最 佳化C 編譯器所翻出來的機器碼，放在RISC/B雛型機上執行並得到正確的答案。 在系統效能方面，我們對RISC/B雛型機上實際執行的過程，做詳細的統計與分析，得 到每一指令延遲(delay) 的機率為0.088 ，而RISC/B雛型機每一階的時間為300ns ， 所以RISC/B雛型機執行的速度約為3 MIPS。