有效率控制架構的合成對於後階段時脈偏移的最小化
碩士 === 國立清華大學 === 資訊工程學系 === 99 === 時脈偏移最小化已經成為電路設計中重要的條件限制，然而，因為製程、電壓、溫度的變異度越來越嚴重，使得時脈偏移最小化面臨很大的挑戰。為了克服製程、溫度、電壓變異的影響，有許多研究提出了後製階段時脈偏移的架構來動態的平衡時鐘數的時脈偏移。在此種架構下，最主要的兩種元件分別為可調變延遲緩衝器和相位偵測器；大部份的研究都專注在可調變延遲緩衝器的位置擺放問題。本篇論文首先對於由許多相位偵測器連接而成的架構來進行分析，並且分析此架構對於硬體控制的複雜度有很大的關係。如果沒有建立好的相位偵測架構，就需要許多控制訊號來調整可調變延遲緩衝器。...
| Main Author: | |
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| Other Authors: | |
| Format: | Others |
| Language: | en_US |
| Published: |
2011
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| Online Access: | http://ndltd.ncl.edu.tw/handle/96866663310416331940 |