Evaluation on how to use SystemVerilog as a design and assertion language
SystemVerilog är det första design och verifieringsspråk som har standardiserats och dess syfte är att bemöta de krav som kommer med den komplexitet dagens chip har. SystemVerilog är en expansion till det hårdvarubeskrivande språket Verilog-2001 och det har en rad bra funktioner för både design och...
| Main Author: | |
|---|---|
| Format: | Others |
| Language: | English |
| Published: |
Linköpings universitet, Institutionen för systemteknik
2006
|
| Subjects: | |
| Online Access: | http://urn.kb.se/resolve?urn=urn:nbn:se:liu:diva-7682 |