Evaluation on how to use SystemVerilog as a design and assertion language
SystemVerilog är det första design och verifieringsspråk som har standardiserats och dess syfte är att bemöta de krav som kommer med den komplexitet dagens chip har. SystemVerilog är en expansion till det hårdvarubeskrivande språket Verilog-2001 och det har en rad bra funktioner för både design och...
Main Author: | Magnusson, Andreas |
---|---|
Format: | Others |
Language: | English |
Published: |
Linköpings universitet, Institutionen för systemteknik
2006
|
Subjects: | |
Online Access: | http://urn.kb.se/resolve?urn=urn:nbn:se:liu:diva-7682 |
Similar Items
-
Verifieringsplattform i SystemVerilog
by: Risberg, Christoffer, et al.
Published: (2011) -
Assertion Based Verification on Senior DSP
by: Lepenica, Nermin
Published: (2011) -
Design and research on digital baseband of RFID tag based on SystemVerilog
by: Wang Yongfeng, et al.
Published: (2021-01-01) -
Automated Test Case Generation for Digital System Designs: A Mapping Study on VHDL, Verilog, and SystemVerilog Description Languages
by: Ashish Alape Vivekananda, et al.
Published: (2020-08-01) -
Projeto, verificação funcional e síntese de módulos funcionais para um comutador Gigabit Ethernet
by: Seclen, Jorge Lucio Tonfat
Published: (2012)