Amélioration du processus de vérification des architectures générées à l'aide d'outils de synthèse de haut-niveau
L'augmentation de la capacité d'intégration des circuits a permis le développement des systèmes de plus en plus complexes. De cette complexité sont nés des besoins conséquents quant aux méthodes de conception et de vérification. Les outils de synthèse de haut-niveau (HLS) sont une des répo...
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| Language: | fr |
| Published: |
2012
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| Online Access: | http://www.theses.fr/2012BOR14719/document |