Développement des techniques de test et de diagnostic pour les FPGA hiérarchique de type mesh
L’évolution tendant à réduire la taille et augmenter la complexité des circuits électroniques modernes, est en train de ralentir du fait des limitations technologiques, qui génèrent beaucoup de d’imperfections et de defaults durant la fabrication ou la durée de vie de la puce. Les FPGAs sont utilisé...
Main Author: | |
---|---|
Other Authors: | |
Language: | en |
Published: |
2015
|
Subjects: | |
Online Access: | http://www.theses.fr/2015GREAT110/document |
id |
ndltd-theses.fr-2015GREAT110 |
---|---|
record_format |
oai_dc |
spelling |
ndltd-theses.fr-2015GREAT1102018-06-23T04:56:58Z Développement des techniques de test et de diagnostic pour les FPGA hiérarchique de type mesh Development of test and diagnosis techniques for hierarchical mesh-based FPGAs Built-in self-test FPGA hiérarchique de type mesh Multilevel interconnect Off-line test et diagnostic Logic et interconnect BIST Built-in self-test Hierarchical mesh of clusters FPGA Multilevel interconnect Off-line test and diagnosis Logic and interconnect BIST 620 L’évolution tendant à réduire la taille et augmenter la complexité des circuits électroniques modernes, est en train de ralentir du fait des limitations technologiques, qui génèrent beaucoup de d’imperfections et de defaults durant la fabrication ou la durée de vie de la puce. Les FPGAs sont utilisés dans les systèmes numériques complexes, essentiellement parce qu’ils sont reconfigurables et rapide à commercialiser. Pour garder une grande fiabilité de tels systèmes, les FPGAs doivent être testés minutieusement pour les defaults. L’optimisation de l’architecture des FPGAs pour l’économie de surface et une meilleure routabilité est un processus continue qui impacte directement la testabilité globale et de ce fait, la fiabilité. Cette thèse présente une stratégie complète pour le test et le diagnostique des defaults de fabrication des “mesh-based FPGA” contenant une nouvelle topologie d’interconnections à plusieurs niveaux, ce qui promet d’apporter une meilleure routabilité. Efficacité des schémas proposes est analysée en termes de temps de test, couverture de faute et résolution de diagnostique. The evolution trend of shrinking feature size and increasing complexity in modern electronics is being slowed down due to physical limits that generate numerous imperfections and defects during fabrication steps or projected life time of the chip. Field Programmable Gate Arrays (FPGAs) are used in complex digital systems mainly due to their reconfigurability and shorter time-to-market. To maintain a high reliability of such systems, FPGAs should be tested thoroughly for defects. FPGA architecture optimization for area saving and better signal routability is an ongoing process which directly impacts the overall FPGA testability, hence the reliability. This thesis presents a complete strategy for test and diagnosis of manufacturing defects in mesh-based FPGAs containing a novel multilevel interconnects topology which promises to provide better area and routability. Efficiency of the proposed test schemes is analyzed in terms of test cost, respective fault coverage and diagnostic resolution. Electronic Thesis or Dissertation Text en http://www.theses.fr/2015GREAT110/document Rehman, Saif Ur 2015-11-06 Grenoble Alpes Anghel, Lorena Benabdenbi, Mounir |
collection |
NDLTD |
language |
en |
sources |
NDLTD |
topic |
Built-in self-test FPGA hiérarchique de type mesh Multilevel interconnect Off-line test et diagnostic Logic et interconnect BIST Built-in self-test Hierarchical mesh of clusters FPGA Multilevel interconnect Off-line test and diagnosis Logic and interconnect BIST 620 |
spellingShingle |
Built-in self-test FPGA hiérarchique de type mesh Multilevel interconnect Off-line test et diagnostic Logic et interconnect BIST Built-in self-test Hierarchical mesh of clusters FPGA Multilevel interconnect Off-line test and diagnosis Logic and interconnect BIST 620 Rehman, Saif Ur Développement des techniques de test et de diagnostic pour les FPGA hiérarchique de type mesh |
description |
L’évolution tendant à réduire la taille et augmenter la complexité des circuits électroniques modernes, est en train de ralentir du fait des limitations technologiques, qui génèrent beaucoup de d’imperfections et de defaults durant la fabrication ou la durée de vie de la puce. Les FPGAs sont utilisés dans les systèmes numériques complexes, essentiellement parce qu’ils sont reconfigurables et rapide à commercialiser. Pour garder une grande fiabilité de tels systèmes, les FPGAs doivent être testés minutieusement pour les defaults. L’optimisation de l’architecture des FPGAs pour l’économie de surface et une meilleure routabilité est un processus continue qui impacte directement la testabilité globale et de ce fait, la fiabilité. Cette thèse présente une stratégie complète pour le test et le diagnostique des defaults de fabrication des “mesh-based FPGA” contenant une nouvelle topologie d’interconnections à plusieurs niveaux, ce qui promet d’apporter une meilleure routabilité. Efficacité des schémas proposes est analysée en termes de temps de test, couverture de faute et résolution de diagnostique. === The evolution trend of shrinking feature size and increasing complexity in modern electronics is being slowed down due to physical limits that generate numerous imperfections and defects during fabrication steps or projected life time of the chip. Field Programmable Gate Arrays (FPGAs) are used in complex digital systems mainly due to their reconfigurability and shorter time-to-market. To maintain a high reliability of such systems, FPGAs should be tested thoroughly for defects. FPGA architecture optimization for area saving and better signal routability is an ongoing process which directly impacts the overall FPGA testability, hence the reliability. This thesis presents a complete strategy for test and diagnosis of manufacturing defects in mesh-based FPGAs containing a novel multilevel interconnects topology which promises to provide better area and routability. Efficiency of the proposed test schemes is analyzed in terms of test cost, respective fault coverage and diagnostic resolution. |
author2 |
Grenoble Alpes |
author_facet |
Grenoble Alpes Rehman, Saif Ur |
author |
Rehman, Saif Ur |
author_sort |
Rehman, Saif Ur |
title |
Développement des techniques de test et de diagnostic pour les FPGA hiérarchique de type mesh |
title_short |
Développement des techniques de test et de diagnostic pour les FPGA hiérarchique de type mesh |
title_full |
Développement des techniques de test et de diagnostic pour les FPGA hiérarchique de type mesh |
title_fullStr |
Développement des techniques de test et de diagnostic pour les FPGA hiérarchique de type mesh |
title_full_unstemmed |
Développement des techniques de test et de diagnostic pour les FPGA hiérarchique de type mesh |
title_sort |
développement des techniques de test et de diagnostic pour les fpga hiérarchique de type mesh |
publishDate |
2015 |
url |
http://www.theses.fr/2015GREAT110/document |
work_keys_str_mv |
AT rehmansaifur developpementdestechniquesdetestetdediagnosticpourlesfpgahierarchiquedetypemesh AT rehmansaifur developmentoftestanddiagnosistechniquesforhierarchicalmeshbasedfpgas |
_version_ |
1718703630044889088 |