Development and characterization of plasma etching processes for the dimensional control and LWR issues during High-k Metal gate stack patterning for 14FDSOI technologies
Dans le procédé d'élaboration d'un transistor, la définition des motifs de grilles est une des étapes les plus dures à contrôler. Avec la miniaturisation des dispositifs, les spécifications définies pour la structuration des transistors se sont resserrées jusqu'à l'échelle du nan...
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| Language: | en |
| Published: |
2016
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| Subjects: | |
| Online Access: | http://www.theses.fr/2016GREAT009/document |